115年2-5-實作學生:材料系 【張竣爲】

參賽序號：2-5

海報主題

Source-Side High-k Dual-Material Asymmetric Gate MOSFETs: Stepped-Potential Modulation and TCAD Optimization of Subthreshold Leakage at 40nm Node

系級

材料系

指導老師及參賽學生

指導老師：江孟學
參賽學生：張竣爲

構想說明

本研究透過 TCAD 電性物理模擬與結構最佳化,旨在解決閘極長度縮減至40 nm 時所面臨的嚴重短通道效應(SCE)與開關電流比惡化問題。首先,於120 nm 節點下的 9 組參數 Split 中,挑選出嚴格符合目標開關電流比(ION/IOFF ≥ 107)的最佳基準元件(n422)。針對極限 40 nm 節點,本研究提出創新的「源極側高介電常數雙金屬非對稱閘極(Source-Side High-k Dual-Material Asymmetric Gate)」結構(源極側絕緣層厚度約為汲極側的 3 倍),並探討其於通道內之「階梯位能調控(Stepped-Potential Modulation)」機制。
模擬結果顯示,在黃金長度比例 L1/Lg = 0.67 下,汲極誘導能障降低(DIBL)由568.00 mV/V 顯著抑制至 61.38 mV/V(降低 89.2%),次臨界漏電流 IOFF 降低超過 5 個數量級(由 148.5 μA 降至 0.667 nA),開關電流比回升至 6.59Decades,成功解決了深亞微米 MOSFET 的靜電崩潰問題。

 

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